基于TSV的3D片上系统中层间键合测试优化机制

1：实验设计与方法选择：

本研究提出了一种针对3D片上系统（SoC）中键合测试优化的核心选择（CS）机制。采用最佳适应递减（BFD）启发式算法进行测试访问机制（TAM）分配，并通过穷举法实现考虑堆叠良率的成本驱动优化。该机制通过C++编程实现。

2：样本选择与数据来源：

使用ITC'02基准SoC电路，其中核心作为硬核芯片提供TAM宽度和测试时间参数。实验在3层和4层3D SoC上进行，核心数量各异（例如案例1每层5-7个核心，案例2每层7-10个核心）。

3：实验设备与材料清单：

使用配备2.50GHz英特尔i7处理器和8GB内存的计算机运行实验程序。

4：50GHz英特尔i7处理器和8GB内存的计算机运行实验程序。 实验流程与操作步骤：

4. 实验流程与操作步骤：CS机制在每个TAM组中选择测试长度最小的核心进行中键合测试。测试成本计算考虑了堆叠良率。在不同TAM宽度和堆叠良率条件下，与先前工作的基线方案进行比较。

5：数据分析方法：

计算测试时间和成本的降低比例。通过图表分析测试成本随所选核心数量和堆叠良率的变化趋势。